20×18位符号定点乘法器的FPGA实现

SMIC提供的0．18 vm标准单元库中，4-2压缩CMPR42的逻辑表达式为：

在硬件实现该模块时，因为有10个部分积，一共调用4-2压缩4次，分为3级，从顶到底为2—1—1型。4-2压缩互联如图3所示。

1．3 溢出处理及四舍五入
定点数相乘不会溢出，只不过结果的最终位数有所增加。20 b×18 b结果为38 b。有时38 b并不全部存储，只需其中的一些位就可以。这涉及到四舍五人。假设数A共20位，1位符号，5位整数位，14位小数位，数B共18位，1位符号位，2位整数位，15位小数位，结果格式同A。
如图4所示，因为只保留5位整数，把前3位都看成是符号位，如果不同，说明溢出；反之，没溢出。再根据前两位真正的符号判断是上溢还是下溢，若为O，则上溢，为20'h7ffff，反之，下溢，为20'h80001。在逻辑设计上用个选通可以实现，Verilog HDL代码为：assignceil=data in[37]：20'h80001：20'h7ffff；其中data in[37]为最高位。

由于Verilog HDL语言是应用最为广泛的硬件描述语言之一，可以进行各种层次的逻辑设计，也可以进行仿真验证，时序分析，并且可移植到不同产家的不同芯片中，代码可读性比较强，因此本模块设计用Ver-ilog HDL语言。
如果要舍入的数没有溢出，那么还要考虑小数部分的舍入。若舍入数为正数，舍入相邻位为1，舍入时必须进1；反之不用。若舍人数为负数，舍入相邻位为1且舍人相邻位后面还有一位为1，则舍入时需加1；反之，不加1。

2 32位浮点乘法器的实现与仿真测试
该模块仿真实现用Mentor Graphics公司的Model-Sim SE 6．0d仿真软件，图5列出本设计的：FPGA仿真结果。图5中in1是被乘数20 b。in2是乘数18 b。reset是复位清零信号，低电平有效。booth_multiplier_out是用Booth编绕行电感器码乘法器算出来的结果38 b。derect_multiplier_out是直接用乘号“×”得到的结果，也是18 b。两者结果一致。round_out是舍入后的结果，20 b。eq是测试时加的一个1 b信号，如果booth_multiplier_out和derect_multiplier_out相等为1，否则为0。
由于在测试时，将输入和输出都用寄存器锁存了一个时种clk，最后输出结果延了2个时种clk，在图5中，第一个时种clk，输入乘数和被乘数分别为126 999，68 850；输出结果为大功率电感贴片电感器第3个时种clk的绕行电感器8 743 881 150。因为126 999×68 850=8 743 881 150，故结果正确。在测试时，因实际数据量比较大，in1从-219～219-1，ModelSim SE 6．0d仿真软件需要运行大概1 min，若in1从-219～219-1，in2从-217～217-1大概需要时间T=218min=4 369 h=182 day，因此在PC机上不能全测，故在写testbench时，用random函数产生随机数测试，该乘法器用ModelSim仿真软件运行12 h，eq信号始终为1，即乘法器算出的结果与直接乘的结果一致，认为该方法完全可行。

3 性能比较与创新
该模块用Synplify Pro8．1综合，用XilinxISE 7．1i实现布局布线。在Xilinx ISE中ImplementDesign下Map报告系统占用资源如表2所示。

而静态时序分析报告显示速度和延时分别为62．805 MHz，15．922 ns。
该设计采用高压缩率的4—2压缩算法，压缩率为50％，而一般的3-2压缩压缩率为33％，并且采用先进的集成电路制造工艺，使用SMIC公司O．18μm的标准单元库，因此在提高了速度的同时，能减少器件，该乘法器能在1个时钟内完成，不像采用流水线结构，虽然可以提高1

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